[1]Изобретение относится к области микроэлектроники, а именно к радиационно-стойким КМОП элементам памяти ОЗУ, и может быть использовано при проектировании радиационно-стойких СБИС по субмикронным КМОП технологиям на объемном кремнии, в частности, СБИС типа «система-на-кристалле» для авионики, аэрокосмических и других применений.
[2]Известны (патент США №6642555 В1, патент США №7364961 В2) конструктивно-топологические решения КМОП элементов памяти ОЗУ, занимающих минимальную площадь на кристалле, в которых отсутствуют контакты к подложке и «карману» и разделительные р+ области. В матрице элементов памяти данные контакты, подключенные к шинам нулевого потенциала и питания, расположены вне элементов памяти с шагом в несколько ячеек.
[3]В качестве прототипа заявленного изобретения выбраны КМОП элементы памяти ОЗУ, выполненные в соответствии с патентом США №7364961 В2. Конструкция элементов памяти, разработанная в соответствии с этим патентом приведена на фиг. 2, где показаны область 1 n-кармана, области 2 и 3 затворов n- и р-канальных транзисторов соответственно, области 4 и 5 стоков/истоков n-канальных и р-канальных транзисторов соответственно, топологическая граница 6 элемента памяти, по которой стыкуются соседние элементы памяти, контакты 7 диффузии и поликремния к первому уровню металлизации, контакты 8 диффузии и поликремния ко второму и третьему уровням металлизации. На фиг. 2 не показаны р+ и n+области 9 и 10 контактов к подложке и «карману» в связи с их отсутствием в соответствующем патенте. Данные КМОП элементы памяти ОЗУ выбраны в качестве прототипов заявленного изобретения.
[4]Конструктивно-топологические решения, выполненные согласно прототипу и изобретению, соответствуют стандартному 6-транзисторному (6Т) элементу памяти фиг. 1 статического ОЗУ, в котором транзисторы Tl, Т2, Т3, Т4 образуют триггер элемента памяти, а транзисторы Т5-Т6 предназначены для записи и считывания информации в элемент памяти.
[5]Недостатком конструктивного решения прототипа является низкая радиационная стойкость к ионизирующему излучению. Это связано со значительными утечками в области n-канальных транзисторов: между n+областями стоков/истоков соседних транзисторов с разным потенциалом и между n-карманом и n+областями стоков/истоков с нулевым потенциалом. Кроме того, такая конструкция элементов памяти обладает низкой стойкостью к эффекту «защелкивания» и к одиночным и многократным сбоям при воздействии тяжелых частиц, низким уровнем бессбойной работы при воздействии импульсного ионизирующего воздействия высокой мощности.
[6]Техническим результатом заявленного изобретения является создание радиационно-стойкого элемента памяти для статических оперативных запоминающих устройств на комплементарных металл-окисел-полупроводник транзисторах с повышенной стойкостью к внешним радиационным факторам, за счет существенного снижения межприборной утечки между n-карманом и n+областями стоков/истоков транзисторов n-типа триггера элемента памяти, между n+областями соседних плеч триггера элемента памяти и между смежными элементами памяти одной строки при воздействии ионизирующего излучения, а также исключения эффекта «защелкивания» в элементе памяти при воздействии тяжелых частиц и импульсного ионизирующего излучения высокой мощности.
[7]Поставленный технический результат достигнут путем создания радиационно-стойкого элемента памяти для статических оперативных запоминающих устройства на комплементарных металл-окисел-полупроводник транзисторах, содержащего подложку р- типа и «карман» n-типа, активные области триггерных транзисторов n- и р- типов и управляющих транзисторов n-типов, отличающегося тем, что дополнительно содержит контакты р+ и n+ к подложке и «карману», подключенные к шинам нулевого потенциала и питания соответственно и располагающиеся в каждом элементе матрицы памяти рядом с границей между подложкой и «карманом», между смежными элементами памяти одной строки и между внутренними узлами триггера элемента памяти, при этом длина и ширина канала n-канальных и р-канальных транзисторов триггера элемента памяти увеличены.
[8]Для лучшего понимания заявленного изобретения далее приводится его подробное описание с соответствующими графическими материалами.
[9]Фиг. 1. Схема шеститранзисторного элемента памяти ОЗУ, выполненная согласно изобретению и прототипу.
[10]Фиг. 2. Конструктивно-топологическая схема элемента памяти, выполненная согласно прототипу.
[11]Фиг. 3. Конструктивно-топологическая схема элемента памяти, выполненная согласно заявленному изобретению.
[12]Фиг. 4. Конструктивно-топологическая схема массива, состоящего из четырех элементов памяти, выполненная согласно заявленному изобретению.
[14]Tl - Т6 - транзисторы;
[15]1 - область n-кармана;
[16]2 - область затвора n-канального транзистора;
[17]3 - область затвора р-канального транзистора;
[18]4 - область стоков/истоков n-канального транзистора;
[19]5 - область стоков/истоков р-канального транзистора;
[20]6 - топологическая граница элемента памяти, по которой стыкуются соседние элементы памяти;
[21]7 - контакты диффузии и поликремния к первому уровню металлизации;
[22]8 - контакты диффузии и поликремния ко второму и третьему уровням металлизации;
[23]9 - область р+охраны;
[24]10 - область n+охраны.
[25]Рассмотрим вариант выполнения заявленного радиационно-стойкого элемента памяти для статических оперативных запоминающих устройств на комплементарных металл-окисел-полупроводник транзисторах (Фиг. 3-4). В конструктивно-топологическом решении элемента памяти (Фиг. З) р+контакты подложки к шине нулевого потенциала расположены вдоль границы карман-подложка без разрыва поликремниевых затворов транзисторов, между смежными элементами одной строки и между транзисторами Т3-Т4, Т5-Т6, что позволяет одновременно уменьшить ток утечки между n+областями стоков/истоков соседних транзисторов с разным потенциалом и между n-карманом и n+областями стоков/истоков с нулевым потенциалом и обеспечить высокую стойкость к «тиристорному» эффекту. Расположение двойного n+контакта к n-карману позволяет блокировать распространение избыточного заряда от попадания тяжелой заряженной частицы в соседние ячейки памяти и уменьшить кратность сбоев. Увеличенные геометрические размеры транзисторов позволяют повысить ток хранения и внутренние узловые емкости, что способствует увеличению критического заряда, необходимого для возникновения сбоя. Увеличенная длина канала транзисторов способствует уменьшению внутритранзисторных токов утечки, в том числе и после облучения.
[26]На фиг. 3 показаны область n-кармана 1, области 2 и 3 затворов n- и р-канальных транзисторов соответственно, области 4 и 5 стоков/истоков n- и р-канальных транзисторов соответственно, топологическая граница 6 элемента памяти, по которой стыкуют соседние элементы памяти, контакты 7 диффузии и поликремния к первому уровню металлизации, контакты 8 - ко второму и третьему уровням металлизации. Все области 9 р+охраны подключены к шине нулевого потенциала, а области 10 n+охраны - подключены к шине питания, благодаря чему обеспечивается привязка подложки и «кармана» 1.
[27]Испытания микросхем ОЗУ, разработанных с использованием заявленного элемента памяти, показали высокую дозовую стойкость и отсутствие тиристорного эффекта при воздействии тяжелых частиц во всем диапазоне линейных потерь энергии и импульсного ионизирующего воздействия высокой мощности. Пороговое значение линейных потерь энергии (ЛПЭ) одиночных сбоев при этом увеличилось в три раза, а многократные сбои в различных информационных битах не выявлены.
[28]На фиг. 4 показаны область 1 n-кармана, области 2 и 3 затворов n- и р-канальных транзисторов соответственно, области 4 и 5 стоков/истоков n- и р-канальных транзисторов соответственно, топологическая граница 6 элемента памяти, по которой стыкуют соседние элементы памяти, контакты 7 диффузии и поликремния к первому уровню металлизации, контакты 8 диффузии и поликремния ко второму и третьему уровням металлизации, контакты области 9 р+охраны и области 10 n-кармана. Соседние элементы памяти соединяют между собой для наращивания массивов по вертикали областями стоков транзисторов Т5, Т6 и по горизонтали затворами транзисторов Т5 и Т6. Адресные шины (АШ) проводят горизонтально, при этом соединяют элементы памяти в строках накопителя по соответствующим портам, прямые и инверсные разрядные шины (РШ, 
) проводят вертикально, при этом соединяют элементы памяти в столбцах накопителя по соответствующим портам.
[29]Хотя описанный выше вариант выполнения изобретения был изложен с целью иллюстрации заявленного изобретения, специалистам ясно, что возможны разные модификации, добавления и замены, не выходящие из объема и смысла заявленного изобретения, раскрытого в прилагаемой формуле изобретения.
