[1]
Изобретение относится к автоматике и цифровой вычислительной технике
и может быть использовано при построении преобразователей в системах обработки
информации и в оборудовании с точным перемещением исполнительных органов.
[2]
Известен преобразователь статического кода Грея в двоичный код, содержащий
регистр входного кодЭг логические блоки и распределитель импульсов 1 .
[3]
Недостаток данного устройства состоит в ограниченных функциональных
возможностях, поскольку оно обеспечивает преобразование только ефлексного двоичного кода (кода Грея).
[4]Наиболее близким к предлагаемому является преобразователь двоичного
однопеременного кода в позиционный двоичный код, содержсшшй соединенные
последовательно от старших разрядов к младшим элементы отрицания равнозначности
по одной в каждом разряде преобразователя , кроме старшего, каждая
из которых подключена к соответствующему разряду рефлексного кода 2J .
[5]
Недостаток известного преобразователя состоит в ограниченных функциональных возможностях, поскольку он
[6]также не может быть применен для преобразования смещаемого однопеременного
кода. .
[7]5 Цель изобретения - расширение класса решаемых задач путем преобразования
смещаемого однопеременного кода.
[8]Поставленная цель достигается тем,
что в преобразователе двоичного ОДНОГО переменного кода в позиционный двоичный
код содержащем группу блоков управляемых полусумматоров, первый вход
i-ro блока управляемых полусумматоров (i- от 1 до j), где п - число разрядов
преобразуемого кода, является входом (2i-l)-ro разряда входного кода преобразователя
, а второй вход 1-го блока управляемых полусумматоров соединен с первым выходом ((+1)-го блока
управляемых полусумматоров и является
[9]20 (2i-l)-M разрядом выходного кода пре-
образователя, а -ый блок управляемых полусумматоров выполнен в виде элемента
отрицания равнозначности, первый вход которого соединен с (п-1)-ым
[10]25
разрядом входного кода преобразователя , а второй вход -СП -ым разрядом
входного кода преобразователя и с Л ым разрядом выходного кода преобразо|вателя
, третий вход -го блока управ30 ляемых полусумматоров соединен с ,
[11]
ым разрядом входного кода преобразователя , четвертый вход -i -го блока
управляемых полусумматоров соединен с разрядом выходного кода преобразователя И с вторым выходом (1+1)го
блока управляемых полусумматоров.
[12]Кроме того, в преобразователе блок
управляемых полусумматоров содержит три элемента отрицания равнозначности , два элемента И, элемент ИЛИ и
элементНЕ, вход которого является Вторым входом блока управляемых полусумматоров
и соединен с первыми входами первого элемента И и первого элемента отрицания равнозначности,
выход которого является первым выходом блока управляемых полусумматоров,
первый вход которого соединен с вторым входом первого элемента И и первым
входом второго элемента отрицания равнозначности, выход которого соединен
с вторым входом первого элемента отрицания,равнозначности, .а второй
вход второго элемента отрицания равнозначности является третьим входом
блока управляемых полусумматоров и соединен с первым входом второго элемента
И, второй вход которого соединен с выходом элемента НЕ, выходы первого и второго элементов И через
элемент ИЛИ соединены с первым входом третьего элемента отрицания равнозначности
, второй вход которого является четвертым входом блока управляемых полусумматоров, а выход третье
.го элемента отрицания равнозначности является вторым выходом олока управляемых полусумматоров.
[13]Смещаемый однопеременный код формируется на кодовых дорожках, имеющих
рисунок кодовых площадок вида 2-3-3-2-3 парами разрядов,, что позволяет вдвое сократить число кодовых
дорожек и соответственно габариты преобразователя перемещения в код.
[14]
На фиг.1 дана блок-схема предлагаемого преобразователя; на фиг.2 элементная схема блока управляемых
полусумматоров.
[15]Преобразователь двоичного однопеременного кода в позиционный двоичный
код содержит (фиг.1) элемент 1 отрицания равнозначности-, входы которого подключены к старшим разрядам
Av(, Ац- двоичного однопеременного кода, и блоки 2 управляемых полусумматоров , каждый из которых имеет
четыре входа и два выхода. Блоки 2 управляемых полусумматоров соединены
последовательно от старших разрядов к младшим, причем два входа последующего
блока подключены соответственно к двум выходам предыдущего блока 2,
[16]
а два других входа подключены к соответствующей паре разрядов двоичного однопеременного кода.
[17]Блок 2 управляемых полусумматоров содержит (фиг.2) первую схему 3 отрицания
равнозначности, к одному входу которой подключен вход блока управляемых полусумматоров 2, а к другому
входу подключен выход элемента И 4, входы которого подключены соответственно
к выходам И 5-6. Первый вход элемента И 6 подключен к входу блока 2 управляемых полусумматоров, к вход
элемента НЕ 7 и первому входу элемента 8 отрицания равнозначности, вто
.рой вход которого подключен к выходу элемента 9 отрицания равнозначности.
Рассмотрим процесс преобразования двоичного однопеременного кода, начиная
со старших разрядов. Для этого в исходном коде четырех старших разрядов
выделим каждую кодовую комбинацию и полученный сжатый код сверем в табл.1.
[18]
В результате преобразования первых двух строк табл.1 элементом 1 отрицания равнозначности получим
табл.2 кодовых комбинаций входов блока 2 управляемых полусумматоров.
[19]
Результаты преобразования строк табл.2 логическими элементами, входящими в логический блок 2 сведены
в табл.,3.
[20]Кодовые .комбинации четырех старших разрядов результирующего кода
образуются первыми двумя строками табл.2 и последними двумя строкгиии
табл.3 и в совокупности формируют позиционный двоичный код.
[21]
На входы следующего блока 2 поступают выходы предыдущего блока 2 управляемых полусумматоров и N-4-й,
разряды двоичного однопеременного кода.
[22]Выделяя из исходного кода каждую
-ю кодовую комбинацию, для кодовых комбинаций входов этого блока получим периодически повторяющую
яабл.2, а затем табл.3.
[23]Преобразование исходного двоичного
однопеременного кода остальными блоками 2 управляемых полусумматоров
ансшогично описанному и в результате на выходе преобразователя формируется двоичный позиционный
(N+1)-разрядный код.
[24]Применение предлагаемого преобразователя
обуславливает возможностью сопряжения малогабаритных преобразователей перемещения в однопеременный
код со стандартной аппаратурной переработки цифровой информации .
