Изобретение относится к измерительной технике и может быть использовано в цифровой контрольно-измерительной аппаратуре для автоматического контроля статистических характеристик нестабильности следования импульсов. Цель изобретения
повышение разрешающей способности преобразователя. Это достигается за счет того, что в преобразователь, содержащий RS - триггер 1, линию 2 задержки, дешифратор 4, генератор 7 опорной частоты, элемент И 9 и счетчик 10, введены регистр 3, Д-триггер 5,
элемент ИЛИ-НЕ 6, инвертор 8, а на вход линии задержки поступает сигнал с выхода Д-триггера 5. Введение указанных элементов и изменение связей позволяет повысить разрешающую способность преобразователя за счет прохождения через линию задержки
импульса, равного по длительности измеряемому временному интервалу. 2 ил.
ю 315 Изобретение относится к ичмери- тел1.ной технике и может быть использовано в нифропои контрольно-ичмери-
тельной аппаратуре для аптоматичес- кого контроля статистических характеристик нестабильности следования
импульсов. Целью изобретения является повышение разрешающей способности ттреоб-
разователя. На фиг. 1 представлена схема описываемого преобразователяj на
фиг. 2 - временные диаграммы. Преобразователь временных интервалов
в код содержит RS-триггер 1 , линию 2 задержки, регистр 3, дешифратор 4, и-триггер 5, элемент ИЛИ-НЕ
6, генератор 7 опорной частоты, инвертор 8, элемент И 9, счетчик 10. Преобразователь работает следующим образом. В исходном состоянии все триггеры
установлены в О, счетчик 10 обнулен. С приходом старт-импульса (фиг. 2а), соответствующего началу
измеряемого интервала Г; , триггер 1 устанавливается в единичное состояние
(фиг. 2в). Перепадом напряжения на выходе элемента ИЛИ-НЕ 6 (фиг.2д)
запускается генератор 7. Последовательность счетных импульсов с периодом следования Т, вырабатываемая
генератором 7 (фиг. 2е), поступает на счетный вход D-триггера 5 и вход
инвертора 8. Второй счетный импульс последовательности переключает D- тригг ер 5 в единичное состояние
(фиг. 2г), тем самым разрешая прохождение инвертированной инвертором
8 последовательности счетных импульсов (фиг. 2ж) через элемент И 9 на вход счетчика 10 старших разрядов
(фиг. 2з). По окончании измеряемого интервала стоп-импульс (фиг. 2б) потупает
на R-вход триггера 1 и переводит его в нулевое состояние (фИ1 . 2в) . Следующий за ним счетный
импульс с выхода 1 енератора 7 (фиг. 2е) переводит 1)-три1Ч ер 5 в нулевое
состояние (фиг. 2г), запрещая прохо дение импульсов с выхода инвертора
(фиг,.2ж) через элемент И 9 на вход счетчика 10 (фиг. 2з). Па выходе элемента 6 формируется уровень
ло1 ической единицы (фиг, 2д) , запрещающий прохождение импульсов в генераторе 7 (фиг. 2е), В счетчике
10 фиксируе гс:н число прошедших счет 270 нмпульсои за интервал т„ 4-х , равN 10 15 20 25 30 35 40 50 55 45 где t - время между моментом окончания измеряемого интервала и следующим за ним счетным
импульсом. С выхода триггера 1 импульс, соответствующий
по длительности измеряемому интервалу времени, поступает на линию 2 задержки, имеющую m
выходов. Для двоичной системы кодирования m 2 - 1 . То п 1 иг где п - количество младших разрядов преобразователя; Лс - дискретность преобразования
временных интервалов. С выходов линии 2 задержки импульсы длительностью Гх задержанные
каждый относительно предыдущего на время з t , поступают на соответствующие входы регистра 3 (для п
2, m 3 фиг. 2и,к,л), В момент прихода последнего импульса счетной последовательности по заднему
фронту импульса с выхода D-триггера 5 (фиг. 2г) в регистре 3 фиксируется
обратный единичньш нормальный код (фиг. 2м,н,0), соответствующий интервалу Т, - t, равному времени
между моментом окончания измеряемого интервала и предшествующим ему счетным импульсом. Дешифратор 4 преобразует обрат- ньт единичный нормальный код (фиг.2м,
н,о), например, в натуральный двоичный код (фиг. 2п,р). Таким образом,
на выходе дешифратора 4 формируется код младших разрядов, соответствукх- щш1 интервалу Тр - t.
1 В данном преобразователе интервалов
времени в цифровой код на вход линии задержки поступает импульс с выхода триггера, соответствующий
по длительности измеряемому интерва лу времени 0;, и содержащий величину
t при любых соотношениях f, и Т. Запись кода, соответствующего длительности интервала t, в регистр
происходит по заднему фронту импульса на выходе D-триггера, отстоящему
от импульса Старт на фиксированное время TjTp (N+1)Tp, что позволяет
компенсировать время переключения 51 пер Jit Mi iTC H схемы, Kpt Me того, в л(обой момент времени переход сигнала
из состояния ло1-ииеской единицы в состояние Jioi-ического нуля происходит не более чем на одном отводе
линии задержки, что упрощает процесс регулировки преобразователя и позволяет увеличить число отводов ли-
НИИ задержки. Как видно из временных диаграмм
работы преобразователя (фиг, 2), характер функционирования элементов преобразователя при значениях t,
с j и t 2 : с ngp качественно не изменяется. Таким образом, разрешающая способность предлагаемого преобразователя
определяется в основном нестабильностью времени переключения элементов схемы и принципиально может
быть меньше времени переключения Тр - пер значительно превышает разрешающую способность известного преобразователя. Формула изобретения
Преобразователь временных интервалов в код, содержащий RS-триггер, п JQ 5 0 5 п 70 .6 S- и К-входы KOTopoi o являются входными старт- и стон-шинлми, элемент
И, выход которого подключен к тактовому входу счетчика, пьгход1 | которого
являются шиной старших разрядов выходного кода, линию задержки, генератор опорной частоты и дешифратор,
выходы которого являются шиной младших разрядов выходного кода, отличающийся тем, что, с целью
повышения разрешающей способности , введены D-триггер, инвертор,
элемент Ш1И-НК и регистр, информационные входы KOTOpoi o подключены к
соответствующим выходам линии задержки , вход которой объединен с D-входом
D-триггера, первым входом элемента HIUl-HE и подключен к выходу RS-триг-
I epa, выход элемента ИЛИ-НЕ подключен к управляющему входу 1 енератора
опорной частоты, выход которого подключен к тактовому входу D-триггера,
и через инвертор к первому входу элемента И, второй вход которого объединен
с вторым входом элемента ИЛИ-НЕ и тактовым входом регистра и подключен
к выходу D-триггера, выходы регистра подключены к соответствующим входам дешифратора. фие.2
Оел